最近使用ZYNQ做一個高速數(shù)據(jù)采集，需要訪問一個ADI的高速模數(shù)采樣芯片，該芯片是利用三線制實現(xiàn)讀以及寫的功能。三線制實現(xiàn)寫通信或許大家都經(jīng)常會這樣用，三線制實現(xiàn)讀/寫或許有的朋友就未曾這樣用過。今天就分享一下利用現(xiàn)成IP不寫任何代碼怎么實現(xiàn)三線制SPI。
背景
ADI很多芯片都采用三線制SPI進行控制，以AD9467為例，AD9467是一款 pipeline架構(gòu)16位高速ADC芯片，采樣率高達250MSPS。在一些復(fù)雜系統(tǒng)中其應(yīng)用領(lǐng)域比較廣泛：
- 多載波，多模式蜂窩接收機
- 天線陣列定位
- 功率放大器線性化
- 無線寬帶通信系統(tǒng)
- 雷達系統(tǒng)
- 紅外成像系統(tǒng)
- 通訊儀表系統(tǒng)等
從芯片框圖，大致可以看出，該芯片主要由以下部分組成：
- 三線制SPI通信接口，實現(xiàn)芯片的寄存器讀寫控制。主要用于芯片模式配置。
- LVDS接口：則負責數(shù)據(jù)的對外傳輸，遵循ANSI-644 標準。
- CLK+/CLK-：為輸入時鐘，時鐘之于數(shù)字芯片相當于心臟之于人，一切的動作都是由時鐘驅(qū)動的。
- VIN+/VIN- ：差分輸入，模擬信號輸入通道。
對于芯片的其他部分，不是本文介紹的重點，這里來看看其SPI的通信時序圖：
結(jié)合SPI模式時序圖：
- 在上升沿采樣
- 下一位數(shù)據(jù)在CLK低期間變換
故，CPOL=0,CPHA=0.
另外，第一個bit用于標識本次報文你發(fā)起的是讀還是寫操作，這種設(shè)計是不是有點類似I2C標準中的讀寫位？
柳暗花明
那么問題來了，我們需要做的SPI通信需要實現(xiàn)三線制SPI進行讀以及寫：
- 如果用單片機編程IO口去翻比較容易，但是要實現(xiàn)高速AD數(shù)據(jù)傳輸，常規(guī)的單片機就捉襟見肘了。LVDS接口的數(shù)據(jù)吞吐率很難做到。
- 如果使用ZYNQ內(nèi)置的SPI外設(shè)也很容易，該外設(shè)很容易配成三線制模式。很不幸，外設(shè)引腳基本用掉了。不過可以考慮用EMIO把相應(yīng)的腳從PL端拉出去。
- 如果利用ZYNQ PS端的GPIO也可以做到，也很不幸，做的板子PS端GPIO所剩無幾。
- 利用賽靈思的AXI Quad SPI IP在PL端去實現(xiàn)。折騰一段時間，發(fā)現(xiàn)這個IP貌似不支持三線制SPI。
- 自己用verilog HDL寫個IP掛在AXI總線上，實現(xiàn)Linux設(shè)備驅(qū)動，這個方案可以。可惜，比較懶，不想重新造輪子！
- .......
經(jīng)過一番折騰，在ADI官方發(fā)現(xiàn)了一個寶藏：
https://wiki.analog.com/resources/fpga/peripherals/spi_engine
官方實現(xiàn)了SPI engine IP 框架:
- 執(zhí)行模塊 Execution Module：主模塊，用于處理SPI引擎命令流并實現(xiàn)SPI總線接口邏輯
- AXI接口模塊：內(nèi)存映射軟件可訪問SPI引擎命令流和/或卸載核心的接口
- Offload模塊：存儲SPI引擎命令流，由外部事件觸發(fā)執(zhí)行
- 互連Interconnect 模塊：將多個SPI Engine命令流連接到SPI Engine執(zhí)行模塊
其verilog HDL代碼庫位于：
https://github.com/analogdevicesinc/hdl.git
PS/PL設(shè)計
下好hdl庫，按照向?qū)靘ake,執(zhí)行對應(yīng)的tcl腳本，生成了hdl庫相應(yīng)所需文件。然后按照需要設(shè)計以下block設(shè)計：
- 將PS端的DDR以及PL所需的時鐘FCLK_CLK0配置好，這里輸出100MHz
- 從ip庫里拉出來axi_spi_engine_v1_0以及spi_engine_execution_v1_0,按照上面圖連好線
- 連好AXI接口，以及相應(yīng)的復(fù)位、時鐘信號等
- 設(shè)置需要幾個片選信號，可根據(jù)需要幾個從芯片可以設(shè)置多個片選信號，比如我設(shè)置2個，這樣在linux設(shè)備樹上就對應(yīng)掛載兩個設(shè)備。
然后在頂層設(shè)計文件進行例化，這里問題來了，spi_1還是4個腳，如果就這樣拉出到PL端的引腳上，還是四線制，那么該怎么改呢？
看看wiki中圖以及描述，發(fā)現(xiàn)需要還需要在轉(zhuǎn)一下：
- 如果是三線模式時，three_wire會變成1，這個通過AXI總線命令傳過來。
- sdo_t則可以控制sdo內(nèi)部信號是否輸出，如果門控關(guān)斷則mosi腳變成高阻，可以采樣外部信號，從而傳入可以通過2路選擇器傳入sdi轉(zhuǎn)而為讀信號。
從而添加如下代碼在頂層文件：
assign phy_sclk = spi_sclk;
assign phy_cs = spi_cs;
assign phy_mosi = spi_sdo_t ? 1'bz : spi_sdo;
assign spi_sdi = spi_three_wire ? phy_mosi : phy_miso;比如，我是這樣寫的：
`timescale 1ns / 100ps
//頂層設(shè)計文件
module system_top (
//DDR信號
inout [14:0] ddr_addr,
inout [ 2:0] ddr_ba,
inout ddr_cas_n,
inout ddr_ck_n,
inout ddr_ck_p,
inout ddr_cke,
inout ddr_cs_n,
inout [ 3:0] ddr_dm,
inout [31:0] ddr_dq,
inout [ 3:0] ddr_dqs_n,
inout [ 3:0] ddr_dqs_p,
inout ddr_odt,
inout ddr_ras_n,
inout ddr_reset_n,
inout ddr_we_n,
//必須的一些PS信號
inout fixed_io_ddr_vrn,
inout fixed_io_ddr_vrp,
//54個PS MIO引腳
inout [53:0] fixed_io_mio,
//PS時鐘引腳
inout fixed_io_ps_clk,
//PS上電復(fù)位信號
inout fixed_io_ps_porb,
//PS SRSTB信號
inout fixed_io_ps_srstb,
output [1:0] spi_0_cs,
output spi_0_sclk,
input spi_0_sdi,
output spi_0_sdo,
);
wire ip_spi_0_cs;
wire ip_spi_0_sclk;
wire ip_spi_0_sdi;
wire ip_spi_0_sdo;
wire ip_spi_0_three_wire;
wire ip_spi_0_sdo_t;
assign spi_0_cs = ip_spi_0_cs;
assign spi_0_sclk = ip_spi_0_sclk;
//如此處理，這樣引出的SPI可以兼容3線制以及4線制SPI
assign spi_0_sdo = ip_spi_0_sdo_t ? 1'bz : ip_spi_0_sdo;
assign ip_spi_0_sdi = ip_spi_0_three_wire ? spi_0_sdo : spi_0_sdi;
//例化block設(shè)計
ip_block_wrapper i_system_wrapper (
//DDR以及常規(guī)MIO、時鐘、復(fù)位等信號
.DDR_addr(ddr_addr),
.DDR_ba(ddr_ba),
.DDR_cas_n(ddr_cas_n),
.DDR_ck_n(ddr_ck_n),
.DDR_ck_p(ddr_ck_p),
.DDR_cke(ddr_cke),
.DDR_cs_n(ddr_cs_n),
.DDR_dm(ddr_dm),
.DDR_dq(ddr_dq),
.DDR_dqs_n(ddr_dqs_n),
.DDR_dqs_p(ddr_dqs_p),
.DDR_odt(ddr_odt),
.DDR_ras_n(ddr_ras_n),
.DDR_reset_n(ddr_reset_n),
.DDR_we_n(ddr_we_n),
.FIXED_IO_ddr_vrn(fixed_io_ddr_vrn),
.FIXED_IO_ddr_vrp(fixed_io_ddr_vrp),
.FIXED_IO_mio(fixed_io_mio),
.FIXED_IO_ps_clk(fixed_io_ps_clk),
.FIXED_IO_ps_porb(fixed_io_ps_porb),
.FIXED_IO_ps_srstb(fixed_io_ps_srstb),
//連至頂層
.spi_0_cs(ip_spi_0_cs),
.spi_0_sclk(ip_spi_0_sclk),
.spi_0_sdi(ip_spi_0_sdi),
.spi_0_sdo(ip_spi_0_sdo),
.spi_0_sdo_t(ip_spi_0_sdo_t),
.spi_0_three_wire(ip_spi_0_three_wire)
);
endmoduleLinux端配置
首先需要配置設(shè)備樹：
&axi_spi_engine_0 {
status = "okay";
//配置SPI控制器匹配字段，這樣會自動編譯ADI 提供的SPI 控制器驅(qū)動
compatible = "adi,axi-spi-engine-1.00.a";
spi-rx-bus-width = <1>;
spi-tx-bus-width = <1>;
bits-per-word = <8>;
interrupt-parent = <&intc>;
interrupts = <0 30 4>;
num-cs = <4>;
#address-cells = <0x1>;
#size-cells = <0x0>;
ad9467_0: ad9467@0 {
compatible = "adi,ad9467";
reg = <0>;
spi-max-frequency = <500000>;
#address-cells = <1>;
#size-cells = <1>;
spi-rx-bus-width = <1>;
spi-tx-bus-width = <1>;
bits-per-word = <8>;
spi-3wire;
};
ad9467_1: ad9467@1 {
compatible = "spidev";
reg = <1>;
spi-max-frequency = <500000>;
#address-cells = <1>;
#size-cells = <1>;
spi-rx-bus-width = <1>;
spi-tx-bus-width = <1>;
bits-per-word = <8>;
//這個字段需要使能，表示該設(shè)備是三線制
spi-3wire;
};
};基于ADI提高的Linux代碼庫：
https://github.com/analogdevicesinc/Linux
配置相應(yīng)的SPI控制器驅(qū)動，然后編譯部署。由于該demo涉及些項目其他的技術(shù)細節(jié)，這里就不描述了，來看看療效：
看這個波形或許會有朋友問：為啥數(shù)據(jù)發(fā)送結(jié)束，SDO/SDI復(fù)用腳波形有一個上升的漸變暫態(tài)過程，這是由于此時從端芯片從輸出態(tài)轉(zhuǎn)為高阻態(tài)，而主端芯片此時也是高阻態(tài)，由于線路電容效應(yīng)故而會有這樣一個變化過程。
總結(jié)一下
利用ADI提高的IP庫，不用敲一行代碼可以很容易就實現(xiàn)了三線制SPI，香吧？該方案可以同時兼容三線制/四線制SPI，是一個成熟穩(wěn)定的方案。為什么ZYNQ芯片這樣一款SOC芯片以及Linux會被人喜歡，由此可見一斑。因為有大量成熟的輪子可供使用，而不必自己去造輪子。從而加速產(chǎn)品的研發(fā)進度，使用戶可以專注于自己需要解決的應(yīng)用問題。這里有一個tips拿走不謝：
在做應(yīng)用開發(fā)時，首先梳理出需求，要干什么？去往哪里？但別急著擼代碼，先搜搜看看有沒有現(xiàn)成的輪子，拒絕重新造輪子！一定會加速開發(fā)進程。但也需要注意一下開源資源是否可以免費商用，注意知識產(chǎn)權(quán)IP問題！～