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01 端接方式

（1）串聯端接：通常添加在源端，應使端接電阻與芯片輸出內阻之和等于傳輸線的阻抗。

a、芯片輸出引腳到串聯端接電阻的距離應盡可能短，盡量控制在不考慮傳輸線效應的長度范圍內。

b、串聯端接不適用于雙向傳輸的信號，且如果高電平和低電平的輸出內阻不同時，不能完全消除反射。

c、這種線上電壓是驅動電壓的一半，因此不適合用于菊花鏈形式的多負載拓撲。

d、串聯端接相當于增加了輸出端的RC時間常數，會使信號上升沿變緩，因此不適用于較高速的信號。

圖1、2 ADS仿真：串聯端接

（2）并聯端接：添加在末端，端接的阻抗值應與傳輸線阻抗相等。

a、并聯端接到電源，會抬高低電平。端接到地，會拉低高電平；

b、同樣會使信號邊沿變緩慢；

c、會增加直流功耗，且需要驅動端有足夠的驅動能力。

圖3、4 ADS仿真：并聯端接

（3）RC端接：在并聯端接的基礎上串聯一顆電容，端接電容由信號的頻率決定，電容過小，會造成嚴重的信號問題。

a、端接電容選擇大電容有利于信號，但選擇的時候應該注意電容的諧振點，大電容諧振點低，容易工作在諧振頻率外，呈現感性。會造成高頻分量衰減過大。

b、AC端接適合周期性信號，不適合非周期性信號。

c、會導致容性負載增加，RC延時增加。

d、相對于并聯端接，有助于減小直流功耗。

圖5、6 ADS仿真：RC端接

（4）戴維南端接：通過兩個電阻來吸收反射，可以獲得最快的電路性能，適用于高速信號。

a、配置電阻計算公式：Z0=(R1*R2)/(R1+R2)

b、通過改變R1和R2的值可以使電壓上偏或者下偏。

c、因為有上下拉，會導致高電平偏低，低電平偏高（相比并聯端接更加均衡一些）。

d、選取的阻值不匹配，可能會加重反射帶來的影響。

e、高低電平下都有電流，增加了直流功耗。

圖7、8 ADS仿真：戴維南端接

（5）DDR3的ODT(On-die Termination)采用的是戴維南端接方式，這樣能保證信號的高低電平更加均衡，噪聲容限更好一些。但戴維南端接的功耗更大，因此在DDR4以后采用了POD端接，也就是并聯端接，這樣當信號為高電平時就不會產生直流功耗。

a、DBI(Data Bus Inversion)：信號每8bit存在4bit以上0時，就會對信號電平進行反向，減小0電平帶來的功耗。

b、VrefDQ Training：動態調整Vref，保證信號處于最佳眼寬狀態，提高系統數據總線的信噪等級。

圖9 端接在DDR設計中的應用

02 拓撲結構

常用拓撲方式：點對點、菊花鏈（fly-by）、樹形（T）、星形、遠端簇。

（1）點對點拓撲：信號由驅動端經過傳輸線，直接到達接收端。

a、手機中基本上都是點對點拓撲結構，方便控制走線延時、阻抗。

（2）菊花鏈拓撲：多負載拓撲結構，按照先后順序依次連到每個負載端。

a、適用于低速信號，對于高速信號會產生嚴重反射；

b、Fly-By（DDR走線【DDR一般會有時序補償】）是一種短分支的菊花鏈，分支越短對信號越有利。

c、第一個分支的信號最差，最后一個分支信號最好。優化第一個分支滿足要求，則整個鏈路都沒什么問題。

圖10 菊花鏈拓撲示意圖

圖11、12 ADS仿真：菊花鏈拓撲

（3）樹形拓撲（分支=2）：適用于各個分支負載等長的情況，需要驅動端有足夠的驅動能力。

a、常用的T拓撲，也叫等臂分支，分支應盡可能短。

b、T拓撲本身存在大量的阻抗不連續，如果分支長度完全相等，則兩邊的反射大小相等方向相反，可以彼此抵消部分反射。

c、應該使主干道的區域盡可能長，分支區域的盡可能短。

d、使用T拓撲應使兩邊盡可能完全對稱，對稱包含等長和端接等等。

圖13 T拓撲示意圖

圖14、15 ADS仿真：T拓撲

（4）星形拓撲和遠端簇（分支>2）：星形拓撲在源端分開，遠端簇在末端分開。考慮多負載的情況，優先使用遠端簇。

a、星形適用于低速且單向傳播的信號，如時鐘等。使用該拓撲時主干走線越短越好，主干走線變短之后，后端走線則接近于點對點傳輸。

b、遠端簇要求末端越短越好。

圖16、17 ADS仿真：星形+遠端簇

03 容性負載與補償

（1）容性負載：

a、分支、負載、過孔等都會產生容性負載；

b、寄生電容：通常封裝0.3~0.4pF，過孔0.6~0.8pF，Die 1~3pF

c、當線路中存在電容時，信號在到達的瞬間，電容阻抗為0；隨著電容充電，阻抗逐漸升高，變為開路。

d、電容存在于末端會導致信號上升沿變緩。當電容足夠大時，會導致波形幅度達不到預期。

e、電容存在于線路中間不但會導致上升沿變緩，還會產生強烈的反射。

圖18、19 ADS仿真：容性負載仿真

（2）容性負載補償：

a、對于多負載拓撲（如多片DDR），每一負載都會引入容性負載，造成反射會讓阻抗偏低，由于負載彼此靠近，被拉低的阻抗來不及恢復又會被下一個容性負載拉低，因此造成整個區域內的阻抗偏低。

b、這時需要容性負載補償來補償這部分的阻抗，避免阻抗不連續。補償方式為主通道阻抗降低，容性負載區域阻抗增加（具體阻抗可以根據走線長度再去仿真）。以平衡容性區域和主干道區域的阻抗平衡。

c、對于>=4片DDR，可以考慮容性負載補償。

圖20、21 ADS仿真：容性負載補償

04 樁線和分支

（1）Stub指走線中多余的線頭，常見于過孔殘樁、未連接走線。

（2）當信號抵達分支時，感受到的阻抗是分支和傳輸線并聯的阻抗，因此會形成反射。同時分支會引入容性負載，導致tr變緩。分支越長、對信號影響越嚴重。

（3）常用分支優化手段：HID、背鉆、刪除多余盤、兩次過孔。

圖22、23 ADS仿真：分支對信號質量的影響

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