我在前面講過開關電源PCB設計思路！今天再深入分析一下接地和去耦的問題！我們電子產品往往60%以上都出現在電子線路板的PCB設計上，好的PCB需要相關的理論及實踐經驗。本文檔提供設計思路給電子設計愛好者參考！
接地和電容去耦的設計意義是怎樣的？IC控制電路的低頻，高頻我們要如何設計？參考如下：
當我們的IC引腳沒有去耦設計會是怎樣的情況？
通過上面的計算結果大的噪聲電壓會進入IC！是否會工作異常？看來去耦設計非常重要！同時能優化我們的PCB環路設計！！
好的接地 ◆隨意的接地方式影響有多大？
如下圖中：信號源與負載之間如果需要有一定的距離，接地G1和G2通過一個回路連接起來。理想情況下，G1和G2之間的接地阻抗為0，因此接地回路電流不會在G1和G2之間產生一個差分電壓。
分析：在電路中的任何一點，電流的總和為0，或者說流出去的必會流回來。
如果G1和G2之間的阻抗為0，則G1和G2之間無差分電壓。
可是關鍵問題是，讓回流路徑保持零阻抗是不可能的！！接地回路阻抗在接地電流作用下，會在G1和G2之間產生一個誤差電壓ΔV。
接地阻抗中流動的信號或外部公共地負載電流產生誤差電壓ΔV。
我進行線路的等效分析：G1和G2之間的連接不僅有電阻，還有電感。這里忽略雜散電容的影響。G1和G2之間流動的電流可以是信號電流或其他電路引起的外部電流等等。
注意：在高頻電子產品的電路板中的總線阻抗中，如果既有阻性元件又有感性元件。接地總線阻抗是否會影響電路運行，不僅取決于電路的直流精度要求，而且取決于模擬信號頻率和電路中數字開關元件產生的高次諧波頻率分量。
以下進行數據說明更具體：
如果最大信號頻率為1 MHz，并且電路僅需要幾毫安(mA)電流，那么接地總線阻抗可能不是問題。如果信號為100 MHz，并且電路驅動一個需要100 mA的負載，那么阻抗很可能會成為問題。
例如：#22標準導線具有約20nH/英寸的電感和1mΩ/英寸的電阻。由邏輯信號轉換產生的壓擺率為10mA/ns的瞬態電流，在此頻率下流經1英寸的該導線，將形成200mV的無用壓降！如下計算公式：
對于具有2 V峰峰值范圍的信號，此壓降會轉化為約10%的誤差（大約3.5位精度）。即使在全數字電路中，該誤差也會大幅降低邏輯噪聲裕量。
對于低頻信號，該1mΩ/英寸電阻也會產生一個誤差。例如100mA電流流過1英寸的#22標準導線時，產生的壓降約為：
一個2V峰峰值范圍的信號數字化到16位精度時，其1LSB = 2 V/2^16= 30.5μV。因此,導線電阻引起的100μV誤差約等于16位精度水平的3.3LSB誤差。
總結數據結論：
在大部分情況下，由于我們布局布線存在公共總線，在大多數邏輯轉換的等效頻率下具有阻抗，將其用作數字接地回路是不能接受的。
進一步進行分析：
在模擬接地回路中流動的高噪聲數字電流在模擬電路的電壓VDD中產生誤差。
將模擬電路地和數字電路地連接在同一點（如下方的正確電路圖所示），可以在某種程度上緩解上述的設計問題。
模擬電路和數字電路使用單點接地可降低高噪聲數字電路引起的誤差。
案例：針對混合信號系統PCB設計例；如下圖：
圖中包含模擬電路、數字電路以及一個混合信號器件（模數轉換器或數模轉換器等）并針對PCB的典型接地安排。
此案例是混合信號系統PCB的良好接地解決方案。
模擬電路和數字電路在物理上相分離，分別位于各自的接地層上。混合信號器件橫跨兩個接地層，系統單點或星形接地是兩個接地層的連接點。
關于模擬接地和數字接地，還有其它已被證明有效的接地原理。
進行我多年的設計經驗分析：
這些原理全都基于同樣的概念：分析模擬和數字電流路徑，然后采取措施以最大限度地減少它們之間的相互影響。
我們再來詳細分析：如何通過電源去耦來保持電源進入集成電路（IC）的各點的低阻抗設計。
我們經常接觸到的放大器和轉換器等模擬集成電路具有至少兩個或兩個以上電源引腳。對于單電源器件，其中一個引腳通常連接到地。如ADC和DAC等混合信號器件可以具有模擬和數字電源電壓以及I/O電壓。像FPGA或者TV類的主芯片這樣的數字IC還可以具有多個電源電壓，例如內核電壓、存儲器電壓和I/O電壓等等。
不管電源引腳的數量如何,IC數據手冊都詳細說明了每路電源的允許范圍，包括推薦工作范圍和最大絕對值，而且為了保持正常工作和防止損壞，必須遵守這些限制。
注意：由于噪聲或電源紋波導致的電源電壓的微小變化—即便是在推薦的工作范圍內—也會導致器件性能下降。例如在放大器中，微小的電源變化會產生輸入和輸出電壓的大的變化,如下圖所示：
放大器的電源抑制顯示輸出電壓對電源軌變化的靈敏度。
放大器對電源電壓變化的靈敏度通常用電源抑制比（PSRR）來量化，其定義為電源電壓變化與輸出電壓變化的比值。
圖中顯示了典型高性能放大器的PSR隨頻率以大約6dB/8倍頻程（20dB/10倍頻程）下降的情況。如正負電源兩種情況下的曲線圖。盡管PSRR在直流下是120dB，但較高頻率下會迅速降低，此時電源線路上有越來越多的無用能量會直接耦合至輸出。
如果放大器正在驅動負載，并且在電源軌上存在無用阻抗，則負載電流會調制電源軌，從而增加交流信號中的噪聲和失真。
注意，此時數據轉換器和其他混合信號IC的性能也會隨著電源上的噪聲而降低。電源噪聲也會以多種方式影響數字電路，包括降低邏輯電平噪聲容限，由于時鐘抖動從而產生時序錯誤。
通過上面的描述我們就比較清晰；我們進行局部去耦在PCB上是必不可少的
典型的4層PCB通常設計為接地層、電源層、頂部信號層和底部信號層。表面貼裝IC的接地引腳通過引腳上的過孔直接連接到接地層，從而最大限度地減少接地連接中的無用阻抗。
走線阻抗和局部去耦電容的IC模型如下：
IC內產生的電流表示為IT。流過走線阻抗Z的電流產生電源電壓VS的變化。如上所述，根據IC的PSR，這會產生各種類型的性能降低。
通過使用盡可能短的連接，將適當類型的局部去耦電容直接連接到電源引腳和接地層之間，可以最大限度地降低對功率噪聲和紋波的靈敏度。去耦電容用作瞬態電流的電荷庫，并將其直接分流到地，從而在IC上保持恒定的電源電壓。雖然回路電流路徑通過接地層，但由于接地層阻抗較低，回路電流一般不會產生明顯的誤差電壓。
案例：高頻去耦電容必須盡可能靠近芯片的情況。否則，連接走線的電感將對去耦的有效性產生不利影響。
高頻去耦電容的正確和錯誤放置情況圖
電源引腳和接地連接都可能短，所以是最有效的配置。注意在錯誤的圖中，PCB走線內的額外電感和電阻將造成去耦方案的有效性降低，且增加封閉環路可能造成干擾問題。
選擇正確類型的去耦電容
低頻噪聲去耦通常需要用電解電容（典型值為1µF至100µF），以此作為低頻瞬態電流的電荷庫。將低電感表面貼裝陶瓷電容（典型值為0.01µF至0.1µF）直接連接到IC電源引腳，可最大程度地抑制高頻電源噪聲。所有去耦電容必須直接連接到低電感接地層才有效。此連接需要短走線或過孔，以便將額外串聯電感降至最低。
說明：大多數IC數據手冊在應用部分說明了推薦的電源去耦電路，用戶應始終遵循這些建議，以確保器件正常工作。
鐵氧體磁珠（以鎳、鋅、錳的氧化物或其他化合物制造的絕緣陶瓷）也可用于在電源濾波器中去耦。鐵氧體在低頻下（<100kHz）為感性—因此對低通LC去耦濾波器有用。100kHz以上，鐵氧體成阻性（低Q）。鐵氧體阻抗與材料、工作頻率范圍、直流偏置電流、匝數、尺寸、形狀和溫度成函數關系。
鐵氧體磁珠并非始終必要，但可以增強高頻噪聲隔離和去耦，通常較為有利。這里可能需要驗證磁珠永遠不會飽和，特別是在運算放大器驅動高輸出電流時。當鐵氧體飽和時，它就會變為非線性，失去濾波特性。
請注意，某些鐵氧體甚至可能在完全飽和前就是非線性。因此，如果需要功率級，以低失真輸出工作，當原型在此飽和區域附近工作時，應檢查其中的鐵氧體。
典型鐵氧體磁珠阻抗如下圖所示：
不同材料的鐵氧體磁珠的阻抗特性圖（具體的磁珠請查閱其DS）
在為去耦應用選擇合適的類型時，需要仔細考慮由于寄生電阻和電感產生的非理想電容性能。