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Cadence作為一流的電子設(shè)計(jì)自動(dòng)化（EDA）的軟件公司，其EDA工具絕對(duì)是大部分公司的首選。

我們常用的兩個(gè)組件為Orcad和Allegro，一個(gè)是原理圖設(shè)計(jì)，一個(gè)是PCB設(shè)計(jì)。

在我們?nèi)粘Ｊ褂脮r(shí)，經(jīng)常會(huì)改動(dòng)圖紙，如果工程文件復(fù)雜龐大，容易忘記改動(dòng)內(nèi)容。下面介紹怎么對(duì)比兩個(gè)設(shè)計(jì)文件的區(qū)別。

比如，如何快速檢查出是否刪除下面的網(wǎng)絡(luò)

既然是對(duì)比區(qū)別，當(dāng)然是準(zhǔn)備兩份圖紙，一份是原始PCB.brd文件，一份是在原理圖中刪除網(wǎng)絡(luò)后導(dǎo)出的新PCB.brd文件。

1.    打開原始PCB文件，Tools-Design Compare，會(huì)自動(dòng)在當(dāng)前目錄下生成一份信息文件，后綴是xml。

2.    打開新PCB文件，Tools-Design Compare，也會(huì)生成一份新的xml文件，不要關(guān)閉該窗口，選擇File-Load，加載第一步中的xml文件

3.    Design Compare會(huì)自動(dòng)對(duì)比兩個(gè)文件的差異，并將差異用黃色高亮出來，雙擊NetList查看具體差異。

雙擊差異網(wǎng)絡(luò)，可以定位到PCB位置，看到更豐富的信息