前言
本文主要針對Aurora 8B/10B IP的配置界面相關配置項進行簡要說明和介紹。
自定義配置 Aurora IP簡介
可以使用 Vivado工具對 Aurora 8B/10B 內核進行定制，以滿足各種要求。
下圖顯示了定制 IP 界面的核心選項選項卡，其中包含 Zynq®-7000 和 7 系列器件的默認選項。左側顯示了當前配置的 Aurora 8B/10B 內核的代表性框圖。右側包含用戶可配置的參數。
圖 4-2 和圖 4-3 顯示了 UltraScale器件的核心選項選項卡。
7系列Physical Layer
7系列Physical Layer可配置選項如下：
Lane Width
選擇內核中使用的收發器的字節寬度。該參數定義收發器的 TXDATA/RXDATA 寬度和用戶接口數據總線寬度。有效值為 2 和 4。默認值：2
Line Rate
線路速率，在 0.5 (Gb/s) 到 6.6 (Gb/s) 的有效范圍內輸入線路速率值（千兆位/秒）。該值是通過串行鏈路傳輸數據的未編碼比特率。內核的總數據速率為（0.8 x 線路速率）x Aurora 8B/10B 通道。默認值：3.125 Gb/s
GT REFCLK (MHz)
從下拉列表中選擇收發器的參考時鐘頻率。參考時鐘頻率取決于所選的線路速率。為獲得最佳結果，請選擇可實際應用于目標器件參考時鐘輸入的最高速率。
默認值：125.000 MHz
INIT clk (MHz)
在文本框中輸入有效的 INIT 時鐘頻率。默認值：Zynq-7000 和 7 系列器件為 50 MHz，UltraScale 器件為 (line_rate/lane_width)。
DRP clk (MHz)
在文本框中輸入有效的 DRP 時鐘頻率。UltraScale 器件的 INIT 時鐘和 DRP 時鐘頻率相同。默認值：50 MHz
UltraScale 系列Physical Layer
相比7系列Physical Layer可配置選項，UltraScale 可配置的選項增加以下部分：
Column Used
從下拉列表中選擇適當的 GT 列。默認值：Right
Lanes
選擇要在核心中使用的通道數。有效范圍取決于所選的目標設備。
默認值：1
Starting GT Quad
從下拉列表中選擇起始通道的起始 GT Quad。內核配置有連續數量的通道，并選擇了通道選擇選項。
默認值：Quad X1Y0
Starting GT Lane
從下拉列表中選擇內核的起始通道。使用起始 Quad、通道和起始通道，生成具有連續通道數的核心。
默認值：X1Y0
內核不支持跨 SLR 邊界的通道綁定，并且受到 Vivado的限制。
GT Refclk Selection
從下拉列表中選擇 UltraScale 器件收發器的參考時鐘源。
默認值：Quad X1Y0 的 MGTREFCLK0
Generate Aurora without GT
此選項僅適用于 UltraScale 和 UltraScale+ 設備。如果選擇此選項，則生成的 Aurora 內核不帶 GT，示例設計中提供了 GT。
Link Layer
Dataflow Mode
選擇 Aurora 8B/10B 內核支持的通道方向選項。單工 Aurora 8B/10B 內核具有一個單向串行端口，可連接到互補的單工 Aurora 8B/10B 內核。可用的選項是 RX-only Simplex、TX-only Simplex 和 Duplex。
默認值：Duplex
Interface
選擇用于內核的數據路徑接口類型。選擇成幀以使用允許封裝任何長度的數據幀的 AXI4-Stream 接口。選擇 Streaming 以使用簡單的 AXI4-Stream 接口通過 Aurora 8B/10B 通道流式傳輸數據。
默認值：Framing
Flow Control
Flow Control 選擇所需的選項以將流量控制添加到核心。用戶流控制 (UFC) 允許應用程序通過 Aurora 8B/10B 通道發送簡短的高優先級消息。本機流量控制 (NFC) 允許全雙工接收器調節發送給它們的數據的速率。立即模式允許在數據幀中插入空閑代碼，而完成模式僅在完整數據幀之間插入空閑代碼。
可用選項如下：
- None
- UFC
- Immediate NFC
- Completion NFC
- UFC + Immediate NFC
- UFC + Completion NFC
默認值：無
Back Channel
選擇Back Channel 選項僅用于單工Aurora 內核；雙工 Aurora 內核不需要此選項。
可用選項有：
- Sidebands
- Timer
默認值：Sidebands
Use Scrambler/Descrambler
使用加擾器/解擾器 選擇以將 16 位加擾器/解擾器包含到 Aurora 8B/10B 設計中。
默認值：未選中
Little Endian Support
選擇以將所有接口更改為 little endian 格式。默認情況下，核心使用大端格式。
默認值：未選中
Error Detection
Use CRC
選擇以包含用戶數據的 CRC。根據通道寬度 2 或 4，內核分別實現 CRC16 或 CRC32。
Debug and Control
Additional Transceiver Control and Status Ports
選擇在核心頂層包括收發器控制和狀態端口。
默認值：未選中
Vivado Lab Tools
選擇以將 Vivado 實驗室工具添加到 Aurora 8B/10B 內核。該選項提供了一個調試界面，可顯示 Vivado Logic Analyzer 中的內核狀態信號。
默認值：未選中
C_DOUBLE_GTRXRESET
此參數可以在自定義 IP 時使用 TCL 控制臺設置為 1。啟用此參數以在由于非常高的 ppm 差異導致頻繁的緩沖區上溢/下溢的情況下斷言額外的復位。在 IP 硬件調試期間，如果在 gt_reset_i 置低后看到 RX 電氣空閑退出條件，您也可以設置此參數。
默認值：0（GUI 上不存在）
Shared Logic
下圖顯示了 Customize IP 界面的 Shared Logic 選項卡。
選擇該選項以在 IP 內核或示例設計中包含收發器通用 PLL 及其邏輯。
可用選項：
- 在內核中包含共享邏輯
- 在示例設計中包含共享邏輯
默認：在示例設計中包含共享邏輯
下圖顯示了自定義 IP 界面的 GT 選擇選項卡。
Column/Row Used
此選項僅對具有多于一列/行的設備可見。從下拉列表中選擇使用的收發器的相應列/行。使用的列僅對 Virtex-7 和 Kintex-7 設備啟用，使用的行僅對 Artix-7 設備啟用。
默認值：left/top
Lanes
選擇要在內核中使用的通道數（收發器）。有效范圍為 1 到 16，取決于所選的目標設備。默認值：1
Lane Assignment
通道分配，參見上圖中信息區域中的圖表。兩行或四個框代表一個四邊形。每個活動框代表一個可用的收發器。提供了一個工具提示來指定哪個收發器（例如，GTXE2_CHANNEL_X0Y0）正在硬件中實現。Aurora 8B/10B 內核以遞增方式生成收發器布局 (LOC) 約束。車道編號僅用于啟用車道而不是分配車道編號。
GT Refclk1 和 GT RefclK2 核心生成 單擊確定生成核心。Aurora 8B/10B 內核的模塊使用與內核頂層相同的名稱寫入 Vivado 設計工具項目目錄。有關 example_design 目錄和文件的詳細信息，請參見第 80 頁的輸出生成。注：
-
在 IP 集成器中，Aurora 8B/10B 內核按照 IP 集成器指南以長格式設置預期頻率值；但是，內部核心精度與 Vivado IDE 中顯示的相同。
-
數據和流控端口分組為AXI4-Stream接口。其他輸入和輸出端口被分組為顯示接口。
-
對于顯示接口中分組的端口，應手動進行連接。
GT Refclk1 and GT RefclK2
從本節的下拉列表中選擇 GTP、GTX 或 GTH Quad 的參考時鐘源。
默認值：
- GT REFCLK Source 1：GTPQn/GTXQn/GTHQn；
- GT REFCLK Source 2：None.
n 的值取決于串行收發器（GTX 或 GTH）的位置。
reference
PG046