功能框图
下图展示了LMK04828的完整功能结构，大致分为了时钟产生、功能控制、同步控制、时钟输出几个部分。
使用概述
LMK0482x系列是多用途、净化抖动的双PLL电路，其用户可编程设置可支持一套灵活的配置，以满足许多不同的应用要求。PLL1经过优化，可使用外部VCXO作为PLL振荡器，而PLL2包括一个双范围的集成VCO，并将VCO输出分配给7个集成的10位通道分频器和一个13位SYSREF分频器，从而产生多达8个不同频率的14个差分时钟输出。
主要的使用情况是作为双环抖动净化器（双环模式），当使用频率精度好但相位噪声差的参考时钟来产生超低抖动的输出时钟。当参考时钟频率和输出时钟频率的最大公除数较小时，双环模式也有助于在时钟生成PLL中保持较高的检相器频率和环路带宽，避免了低检相器频率导致输出时钟相位噪声升高。
两个PLL都可以选择禁用。通过禁用PLL1，LMK0482x可用作标准的单PLL时钟发生器，并集成VCO（单环模式）。通过禁用两个PLL，LMK0482x可作为一个分配缓冲器/分频器，直接将输入基准连接到时钟分频器和SYSREF分频器。时钟输出分频器也可被旁路或设置为1分频，以实现仅分配模式。
在典型的双环配置中，外部VCXO被连接到PLL1的N分频器，而集成VCO直接连接到N分频器。然而，通过将PLL2的分频时钟或SYSREF输出路由至PLL1、PLL2或两个PLL的N分频器，LMK0482x可在参考输入相位与时钟输出相位之间建立起确定的相位关系，这种配置系列称为零延迟模式。利用零延迟模式，多个LMK0482x可以级联，以扇形方式输出更多的输出，同时在整个器件链中保持可预测的输入-输出相位。零延迟模式支持单环和双环模式，有两种双环配置：嵌套双环（反馈连接到PLL1 N分频器）和级联双环（反馈连接到PLL2 N分频器）。
LMK0482x可用于JESD204B系统，为多达7个器件提供设备时钟和SYSREF。然而，通过对输出端进行编程以共享时钟分频器，也可采用替代（非JESD204B）系统。可以支持JESD204B和替代系统的任何混合。
抖动清除
LMK0482x系列的双回路PLL架构可在广泛的输出频率和相位噪声集成带宽范围内提供最低的抖动性能。
第一级PLL（PLL1）由外部参考时钟驱动，并使用外部VCXO或可调谐晶体为第二级倍频PLL（PLL2）提供频率准确、低相位噪声的参考时钟。PLL1通常使用一个窄环带宽（10Hz至200Hz），以保持参考时钟输入信号的频率精度，同时抑制参考时钟可能沿其路径或从其他电路积累的较高偏移频率相位噪声。
这个的参考时钟为PLL2提供了参考输入。提供给PLL2的低相位噪声参考允许PLL2以宽环路带宽（通常为50kHz 至 200kHz）运行。PLL2的环路带宽的选择是为了利用内部VCO卓越的高偏移频率相位噪声曲线，以及参考VCXO或可调谐晶体的良好的低偏移频率相位噪声。通过让外部VCXO或晶体相位噪声在低偏移频率上主导最终输出相位噪声，以及让内部VCO相位噪声在高偏移频率上主导最终输出相位噪声，实现了超低抖动。这实现了最佳的整体相位噪声和抖动性能。
支持JEDEC、JESD204B
LMK0482x系列提供对JEDEC、JESD204B的支持。LMK0482x利用7个设备时钟(DCLKoutX)和7个SYSREF时钟(SDCLKoutY)为多达7个JESD204B目标提供时钟。每个设备时钟都与一个SYSREF时钟组合在一起。用户可以对SYSREF时钟进行重新编程，使其作为非JESD204B时钟要求的应用的额外设备时钟。
三个 PLL1 冗余参考输入
LMK0482x系列为PLL1提供了最多三个参考时钟输入。它们是CLKin0、CLKin1和CLKin2。根据CLKin_SEL_MODE选择有效时钟。自动或手动切换可以在这些输入之间发生。CLKin0、CLKin1和CLKin2都有各自的PLL1 R分频器。CLKin0、CLKin1和CLKin2分别支持差分或单端输入，并支持直流耦合或交流耦合。
CLKin1是共享的，用作外部零延迟反馈（FBCLKin），或用于外部VCO（Fin）。CLKin2作为OSCout使用，是共享的。要使用CLKin2作为输入，OSCout必须关闭电源。通过外部引脚CLKin_SEL0和CLKin_SEL1可以实现参考时钟之间的快速手动切换。对于时钟分配模式，参考信号被应用到Fin引脚，用于时钟分配。CLKin0也可以用来通过器件分配SYSREF信号。在这种使用情况下，CLKin0可以由Fin重新计时，也可以直接路由到SYSREF输出。
VCXO/晶体缓冲输出
CLKin2可以被配置为OSCout，默认是PLL1反馈/PLL2参考输入（OSCin）的缓冲副本。这个参考输入通常是一个低噪声的VCXO或晶体。当使用VCXO时，在LMK0482x被编程之前，该输出可用于为外部设备（如微控制器、FPGA和CPLD）提供时钟。
OSCout缓冲器的输出类型可编程为LVDS、LVPECL或LVCMOS。OSCout LVPECL模式只支持240Ω的发射极电阻。VCXO/晶体缓冲输出可以通过使用级联零延迟模式与VCO时钟分配输出同步。VCXO/晶体的缓冲输出与CLKin有确定的相位关系。
频率保持
当PLL1的参考输入丢失时，LMK0482x系列可进入保持模式，直至重新建立有效的参考时钟信号。保持模式迫使PLL1 VCXO的控制引脚产生恒定的直流电压输出，确保在参考输入缺失时，频率漂移最小。
PLL2集成环路滤波器极点
LMK0482x系列为PLL2提供了可编程的三阶和四阶环路滤波器极点。这些内部电阻和电容值可从固定的数值范围中选择，以实现三阶或四阶环路滤波器响应。集成的可编程电阻和电容对安装在芯片附近的外部元件作用。通过对集成电阻和电容的编程，可以有效地禁用这些集成元件。到它们的最小值。
内部VCO
LMK0482x系列有两个内部VCO，由VCO_MUX选择。所选VCO的输出被路由至时钟分配路径。同样的选择也通过一个预分频器和N分频器反馈给PLL2相位检测器。
外部VCO模式
Fin/Fin*输入允许外部VCO与LMK0482x系列的PLL2一起使用。使用外部VCO可避免将CLKin1用于其他用途。
时钟分配
LMK0482x系列具有总共14个PLL2时钟输出，由内部或外部VCO驱动。所有PLL2时钟输出均具有可编程的输出类型。它们可被编程为LVPECL、LVDS或HSDS，或LCPECL。
如果OSCout包括在LMK0482x系列能够分配的时钟输出总数中，那么最多可有15个差分时钟。OSCout可以是OSCin、DCLKout6、DCLKout8或SYSREF的一个缓冲版本。它的输出格式可以编程为LVDS、LVPECL或LVCMOS。OSCout LVPECL模式只支持240Ω的发射极电阻。
下面讨论时钟分配通道的具体功能，允许用户控制输出时钟的几个方面。
器件时钟分频器
每个设备时钟，DCLKoutX，都有一个单时钟输出分频器。该分频器支持1到32的分频范围（偶数和奇数），输出占空比为50%，使用占空比校正模式。这个分频器的输出也可以导向SDCLKoutY，其中Y=X+1。
SYSREF时钟分配器
SYSREF时钟，SDCLKoutY，都有一个共同的分频器。该分频器支持8到8191的分频范围（偶数和奇数）。
器件时钟延时
器件时钟包括模拟和数字延迟，用于调整时钟输出的相位。模拟延迟允许一个标称的25ps步长，总延迟范围为0到575ps。启用模拟延迟后，除了编程值外，还增加了500ps的额定延迟。数字延迟允许一组输出被延迟4到32个VCO周期。延迟步骤可以小到时钟分配路径周期的一半。例如，2GHz的VCO频率导致250ps的粗调步骤。粗调（数字）延迟值在SYNC事件后对时钟输出产生影响。
有两种方法来使用数字延迟。
- 固定数字延迟 - 允许所有的输出在SYNC事件后有一个已知的相位关系。通常是在启动时进行。
- 动态数字延迟 - 允许时钟的相位关系在时钟继续工作时发生变化。
本地数字延迟和SYSREF_HS位允许每个单独的SYSREF输出被延迟，从1.5到11个VCO周期。通过使用DCLKoutX_HS位，延迟步骤可以小到时钟分配路径周期的一半。例如，一个2-GHz的VCO频率导致250ps的粗调谐步长。
无突变半步和无突变模拟延迟
器件时钟包括一个功能，以确保在启用时半步和模拟延迟操作的无故障运行。
可编程输出格式
为了提高灵活性，所有LMK0482x系列器件和SYSREF时钟输出，DCLKoutX和SDCLKoutY，都可以编程为LVDS、HSDS、LVPECL或LCPECL输出类型。OSCout可以被编程为LVDS、LVPECL或LVCMOS输出类型。OSCout LVPECL模式只支持240-Ω的发射极电阻。
任何LVPECL输出类型都可以被编程为1600-或2000-mVpp的振幅水平。2000-mVpp LVPECL输出类型是德州仪器的专有配置，可产生2000-mVpp的差分摆幅，与许多数据转换器兼容，被称为2VPECL。
LCPECL允许直流耦合SYSREF到低压转换器。
时钟输出同步化
使用SYNC输入会使所有活动的时钟输出共享一个上升沿，正如固定的数字延迟所编程的那样。SYNC事件必须发生，数字延迟值才能生效。
零延迟
LMK0482x系列支持两种类型的零延迟。
- 级联式零延迟
- 嵌套式零延迟
级联式零延迟模式建立了PLL2输入时钟(OSCin)与反馈复用器所选时钟相位的固定确定性相位关系。零延迟反馈可以通过CLKout6、CLKout8、SYSREF的内部反馈进行，也可以通过FB_MUX选择的外部反馈回路进入FBCLKin端口。因为OSCin与反馈时钟有一个固定的确定相位关系，OSCout与反馈时钟也有一个固定的确定相位关系。在这种模式下，PLL1输入时钟（CLKinX）与PLL2输入时钟（OSCin）也有一个固定的确定相位关系；这导致从CLKinX到时钟输出的所有时钟之间有一个固定的确定相位关系。
嵌套零延迟模式建立了PLL1输入时钟(CLKinX)与反馈复用器所选时钟相位的固定确定性相位关系。零延迟反馈可以通过CLKout6、CLKout8、SYSREF的内部反馈来执行，也可以通过FB_MUX选择的外部反馈回路进入FBCLKin端口。
在不使用零延迟模式的情况下，从时钟输入到时钟输出有许多可能的固定相位关系，这取决于时钟输出的分频值。仔细选择零延迟反馈值可以减少从时钟输入到时钟输出的固定相位关系的数量，可能少到一个。因此，零延迟简化了输入到输出的相位保证，特别是在多个器件之间。
使用外部零延迟反馈可以防止将CLKin1用于其他目的。
状态引脚
LMK0482x提供了状态引脚，这些引脚可以被监控以获得反馈，或者在某些情况下，根据器件编程用于输入。例如：
- CLKin_SEL0引脚可被配置为输出，指示CLKin0的信号丢失。
- CLKin_SEL1引脚可以被配置为输入，用于选择有效时钟输入。
- Status_LD1引脚可以指示器件是否被锁定（PLL1和PLL2锁定）。
- Status_LD2引脚可以指示PLL2是否被锁定。
状态引脚可以被编程为其他各种输出，包括PLL分频器输出、组合PLL锁定检测信号、PLL1 Vtune railing、SPI读回等。