前言

關于電容，經常聽到的一個名詞就是“去耦”，也有聽過“旁路”的說法，個人覺得沒必要太糾結這兩個的區別，簡單點來說，去耦側重于既隔離開電源->IC的干擾，又隔離開IC->電源的干擾，旁路主要側重隔離開電源->IC的干擾。

關于去耦電容容值的問題，很多硬件工程師常說無腦放100nF就夠了，沒出過問題，仿佛100nF去耦電容成了萬能藥，原因其實是當電路的時鐘速度較低或者電路的噪聲容限較高時，對去耦電路的要求不高所以一般不會出問題。然而，當涉及到具有高時鐘速度、產生大量噪聲或對噪聲非常敏感的集成電路（IC）時，IC自身會對電源線上的波動更為敏感，或者它們自身可能會產生更多的噪聲，此時去耦電路的設計選型就需要慎重。

這種更復雜的去耦電路可能包括多個不同類型和大小的旁路電容器，以及其他的濾波器和電源噪聲抑制技術。設計這樣的去耦電路需要考慮到IC的工作特性、電源線上的噪聲頻譜以及電路的布局和連接方式等因素，以確保有效地降低噪聲并提供穩定的電源給IC。

實例分析

1.確定芯片的最大瞬態電流

基于C-MOS的數字IC里面會有很多門電路，當這些門電路在進行開或關切換時，MOS的柵極會有電流充放電，VDD和GND之間也會存在短暫的直通電流，電流急劇變化會造成電源電壓變化，因此首先要確定芯片的最大瞬態電流。

但是大家肯定發現了，一般IC手冊里不給這個參數啊，那咋辦？大公司的硬件工程師這個時候可以找原廠去要，小公司的硬件工程師那就只能估算了，手冊中一般會給出芯片工作的最大電流，這個最大電流里有多少是瞬態電流呢？我們不知道，那就常規做法按50%去估計。

2.評估被去耦IC能接受的電源電壓波動容限，也就是電壓紋波

也就是你選的這款IC如果是3.3V電壓供電，它能接受多少的電壓波動能夠穩定工作呢？需要查閱對應的IC手冊，需要注意的是如果某個IC允許10%的電壓波動，導致電壓波動的因素會有很多，比如穩壓電源的精度3%，噪聲2%。所以你得把這些都減掉，剩下5%的才是留給瞬態電流導致的電壓紋波的。

3.基于芯片的最大瞬態電流和電源電壓波動容限計算電源網絡的阻抗的上限值

Z=ΔV/I，Z是我們的設計目標阻抗。

4.確定去耦的頻率范圍

板級電源分配網絡設計的頻率范圍約從100kHz到100MHz，不同的產品需求不一樣，需要根據自己的需求來定。或者你可以根據自己產品的MCU時鐘頻率來估算也可以，也就是5倍的時鐘頻率，為什么是5倍呢？這里不展開了，篇幅太多，以后講到高速再細說，感興趣的老鐵可以自己先查查。

5.基于以下公式計算電容容值

C=1/2*π*f*Z

6.基于回路中的等效電感校核當前選型的電容是否符合

實例說明

IC是3.3V供電，設計可接受的瞬態電流導致的電壓紋波5%，最大瞬態電流100mA，去耦的頻率范圍100kHz~100MHz。

1. 首先計算一下目標阻抗：

Z=3.3*5%/0.1=1.65Ω

2. 100kHz時，目標阻抗計算對應的電容容值如下：

C=1/2*3.14*100*1.65≈1uF

3. 1uF的電容夠了嗎？夠不夠得通過計算來說明

因為電容在充當去耦的角色時，電容到IC之間會有走線，過孔，再疊加電容自身的ESL，從而影響電容的等效諧振頻率點，電容自身的ESL可以通過手冊查，板上走線的等效電感，過孔的等效電感都應對應的計算公式，這里也不展開了，通過以上分析我們可以計算得到電感到IC之間的環路電感L，假定是1nH，那么我們就能計算得到這個電容能起作用的最大有效頻率點：

f=1.65Ω/2*3.14*1nH≈262MHz

這就說明了目前的設計是可以滿足要求的，當然了如果計算出來的f小于100MHz，那么我們就需要采用并聯電容的方法，通過減小ESL來提高f。