這和輸出二極管沒太大關系吧。另外，輸出二極管本來用的就是肖特基，輸出最高24V用的是150V耐壓20A的(手上有這種就先用了，雖然用不了這么大電流的)

能不能測試漏極電流波形和漏極電壓波形來看看。

  這個是150V輸入，滿載時的輸入的電流波形，黃色；I=0.536A-0.42A之間  

TOP兩端波形，藍色；電壓峰值為400V。200V/格

 這個是150V輸入，滿載時的輸入的電流波形，黃色；I=0.244A-0.136A之間；

TOP兩端波形，藍色；TOP兩端電壓峰值為550V，均值為500V，200V/格。

兄弟，我想看看，漏極電流波形。

340V時MOS管的漏源電壓(VDS,黃色)和漏極電流(Id藍色)波形.

340V時MOS管漏極  開通 電流尖峰值為2A(正常峰值為0.9A)；電壓尖峰為75V(正常值為20V)。藍色的1A/100mv;黃色的50v/格。

600V時MOS管的漏源電壓(VDS,黃色)和漏極電流(Id藍色)波形。

600V時MOS管漏極  開通 電流尖峰值為3.6A(正常峰值為1.1A)；電壓尖峰為420V(正常最大峰值為220V)。藍色的1A/100mv;黃色的100v/格。

從上面的波形圖可以看出在MOS導通的時候有很大的電流尖峰和電壓尖峰，懷疑是MOS的驅動功率不足引起的，但是沒辦法加大驅動功率啊，StackFET中MOS的門極驅動是一個穩壓管1N5245B，只能靠結電容給MOS門極提供驅動電流。請問謝工，該怎么解決啊？

如果開通的損耗(就是電壓和電流異常尖峰的重疊處)能降下來，損耗會減小絕大部分。謝工幫忙，感激不盡。

謝工，在線么？幫忙看一下，著急啊。

我認為導通的時候的尖峰電壓和尖峰電流非常大，如果能夠將導通的尖峰電壓和尖峰電流消除，那么損耗能降一大半，MOS和TOP發熱的問題就能解決了。不知道對不對？

是的。電流前面的峰值，有可能是變壓器初級的層間電容。變壓器請使用三明治結構。

已經是是三明治結構了。

我懷疑是上面那個MOS的驅動功率不足引起的，不知道對不對？因為只靠著穩壓管的寄生電容提供門極驅動電流是不是太小了？

這個怎么加大呢？只能是穩壓管的結電容提供電流啊，還有其他辦法么？

我覺得是否可以在吸收電路上想一些辦法，可以優化突波吸收電路（即RCD緩沖器），減小MOS開關損耗，從而減小溫升。另外你的PCB布局是否合理，我建議可以好好考慮下布局，有可能出現的電流尖峰是由于PCB布局不合理導致初級寄生出的漏感過大而導致。

這個肯定不是布局布線引起的，因為StackFET技術是MOS和TOP串聯，上面那個圖是MOS的漏極電壓和電流，而TOP+MOS上的電壓波形很好，如下圖所示；由于是同一條路徑，所以電流波形和上圖一樣，有尖峰。 

如果是布局布線引起的，那么在TOP+MOS上的電壓波形也應該有尖峰，才對啊。