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SG6848 的問題請教

請教各位如何降低我 MOS Vds 的端spike voltage  如附圖1109922881.tif1109922995.pdf
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2005-05-23 09:53
想法子降低漏感,也就是加強初次級之間的耦合.另外,調整鉗位電路RC的參數.
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2005-11-24 18:19
LD7550 再加上Praymis的4N60聽說不良比較高,建議大家可以考慮使用,以上信息供參考
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2005-12-01 16:52
這個主要問題出在你變壓器,匝比和感量沒調節好
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2005-12-02 10:36
@tom-and-jerry
想法子降低漏感,也就是加強初次級之間的耦合.另外,調整鉗位電路RC的參數.
**此帖已被管理員刪除**
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2006-01-03 01:39
@phil5460cn
這個主要問題出在你變壓器,匝比和感量沒調節好
還有吸收電路要設計得好.
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易乾
LV.6
7
2006-01-11 10:56
@熟悉的陌生
還有吸收電路要設計得好.
VDS SPIKE VOLTAGE與啟動線路和變壓器的設計,尖峰嵌位吸收有關系.
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易乾
LV.6
8
2006-01-11 11:01
@易乾
VDSSPIKEVOLTAGE與啟動線路和變壓器的設計,尖峰嵌位吸收有關系.
變壓器設計:初級與次級,層與層之間.還有線徑,圈數,線圈與鐵芯.之間的耦合產生的漏感.與分布電容產生的尖峰電壓.
在FLYBACK設計中尖峰電壓是不可避免的,關鍵是如何去減小和控制.
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