西門子數(shù)字化工業(yè)軟件近日推出 Tessent? Multi-die 軟件解決方案，旨在幫助客戶加快和簡(jiǎn)化基于 2.5D 和 3D 架構(gòu)的下一代集成電路 (IC) 關(guān)鍵可測(cè)試性設(shè)計(jì) (DFT) 。

隨著市場(chǎng)對(duì)于更小巧、更節(jié)能、更高性能的 IC 需求不斷提升， IC 設(shè)計(jì)業(yè)也面臨著嚴(yán)苛挑戰(zhàn)。下一代組件更傾向于采用 2.5D 和 3D 架構(gòu)，以垂直 (3D IC) 或并排 (2.5D) 的方式連接多個(gè)芯片，使其作為單一組件工作。然而，這樣的方式對(duì) IC 測(cè)試提出巨大挑戰(zhàn)，大部分傳統(tǒng)的測(cè)試方法都基于常規(guī)的 2D 工藝。

為了應(yīng)對(duì)這些挑戰(zhàn)，西門子推出 Tessent Multi-die —— 一款全面的 DFT 自動(dòng)化解決方案，可處理與 2.5D 和 3D IC 設(shè)計(jì)有關(guān)的復(fù)雜DFT 任務(wù)。該解決方案可與西門子的 Tessent? TestKompress? Streaming Scan Network 軟件和 Tessent? IJTAG 軟件配合使用，優(yōu)化每個(gè)模塊的 DFT 測(cè)試資源，無(wú)需擔(dān)憂對(duì)設(shè)計(jì)其余部分造成影響，從而簡(jiǎn)化了 2.5D 和 3D IC 的 DFT 工作。現(xiàn)在， IC 設(shè)計(jì)團(tuán)隊(duì)只需使用 Tessent Multi-die 軟件，就可以快速開(kāi)發(fā)符合 IEEE 1838 標(biāo)準(zhǔn)的 2.5D 和3D IC 架構(gòu)硬件。

西門子數(shù)字化工業(yè)軟件副總裁兼 Tessent 業(yè)務(wù)部門總經(jīng)理 Ankur Gupta 表示：“在 2.5D 和  3D 組件中采用高密度封裝芯片設(shè)計(jì)的需求日益增多， IC 設(shè)計(jì)公司也面臨著快速增加的 IC  測(cè)試復(fù)雜難題。借助于西門子的 Tessent Multi-die 解決方案，我們的客戶能夠?yàn)槠湮磥?lái)設(shè)計(jì)做好充分準(zhǔn)備，同時(shí)減少測(cè)試工作量，降低當(dāng)前制造測(cè)試成本?！?

除了支持 2.5D 和 3D IC 設(shè)計(jì)的全面測(cè)試之外，Tessent Multi-die 解決方案還可生成芯片間(die-to-die) 測(cè)試向量，并使用邊界掃描描述語(yǔ)言 (BSDL) 實(shí)現(xiàn)封裝級(jí)別測(cè)試。此外， Tessent Multi-die 可利用西門子 Tessent TestKompress Streaming Scan Network 軟件的分組數(shù)據(jù)傳輸功能，支持靈活并行端口 (FPP) 技術(shù)的集成。于 2020 年推出的 Tessent TestKompress Streaming Scan Network 軟件可將內(nèi)核級(jí) DFT 要求與芯片級(jí)測(cè)試交付資源分離，使用真實(shí)、有效且自下而上式的流程來(lái)實(shí)現(xiàn) DFT ，從而簡(jiǎn)化 DFT 的規(guī)劃和實(shí)施，同時(shí)將測(cè)試時(shí)間縮短 4 倍。

Pedestal Research 總裁兼研究總監(jiān) Laurie Balch 表示：“隨著時(shí)間推移，傳統(tǒng)的 2D IC 設(shè)計(jì)方法逐漸顯露出局限性，越來(lái)越多的設(shè)計(jì)團(tuán)隊(duì)開(kāi)始利用 2.5D 和 3D IC 架構(gòu)，以滿足其在功耗、性能以及尺寸等方面的要求。在新設(shè)計(jì)中部署這些高級(jí)架構(gòu)的首要步驟就是制定 DFT 策略，來(lái)應(yīng)對(duì)復(fù)雜架構(gòu)帶來(lái)的種種挑戰(zhàn)，避免增加成本或延誤產(chǎn)品上市時(shí)間。通過(guò)持續(xù)開(kāi)發(fā) DFT 技術(shù)，滿足多維設(shè)計(jì)的需求， EDA 廠商將進(jìn)一步促進(jìn) 2.5D 和 3D 架構(gòu)在全球范圍的應(yīng)用。”

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