西門子數字化工業軟件近日為其集成電路 (IC) 物理驗證平臺 —— Calibre® 擴展一系列電子設計自動化 (EDA) 早期設計驗證功能，可將物理和電路驗證任務“左移”， 在設計和驗證流程的早期階段即能識別、分析并解決復雜的 IC 和芯片級系統 (SoC) 物理驗證問題，進而幫助 IC 設計團隊和公司加快流片速度。

在設計周期內更早地識別和解決問題，不僅有助于壓縮整個驗證周期，而且還能創造更多的時間和機會來提高最終的設計質量。西門子使用認證的簽核 (signoff) 標準，為早期階段的分析、驗證和優化策略提供經調整的檢查支持，助力設計公司簡化設計流程，提高設計人員的效率，并縮短產品上市時間。

西門子 EDA Calibre 設計解決方案產品管理副總裁 Michael Buehler-Garcia 表示：“要延續在 EDA 領域的技術領先地位，就必須深入了解客戶在日常工作中面臨的特定挑戰，并在這些挑戰的驅動下持續改進。通過在 Calibre 中添加早期設計驗證功能，我們的客戶無論處于哪一個設計階段，都可以借勢新技術，向市場快速推出高質量的芯片產品。”

Calibre 平臺的新功能包括：

Calibre RealTime Custom 和 Calibre RealTime Digital 軟件工具。這些工具可為定制、模擬/混合信號和數字設計提供在線的、簽核級質量的 Calibre DRC。Calibre RealTime 接口可直接調用 Calibre 分析引擎，運行經代工廠認證的簽核 Calibre 規則集，針對設計違規提供即時反饋和合規建議，幫助加快設計速度，提高結果質量。Calibre RealTime Digital 現可利用 Calibre Yield Enhancer SmartFill 功能實現在線填充，讓設計人員能夠從設計平臺內部直接獲取代工廠簽核質量的填充，Calibre RealTime Custom 則增加了在多個區域內自動跟蹤 DRC 的功能，能夠同時對多項編輯進行修復、跟蹤和檢查。  

Calibre RealTime Digital 中的 Calibre nmDRC-Recon 模型可橫跨模塊、宏模塊和全芯片版圖，對尚未成熟和未完整的設計進行智能化、自動化分析，在設計和驗證流程的早期階段發現并修復具有重大影響的物理布局。除了 Calibre nmDRC-Recon 模型已經具備的速度優勢和設計人員的調試優勢，西門子現為其添加了能靈活將未成熟的單元和模塊“灰盒” (gray-box) 的功能，同時仍對連接相鄰模塊或更高層金屬的接口進行 DRC 檢查。 “灰盒”功能可以避開不相關的 DRC，從而進一步提高執行速度和設計人員的調試效率，與僅使用 nmDRC-Recon 相比，可將運行速度提高多達 50%。

Calibre nmLVS-Recon 軟件可以為尚未成熟和未完整的設計進行智能化、自動化的電路驗證分析。借助 Calibre nmLVS-Recon 軟件，設計人員能夠高效地執行短路抽離 (Short Isolation) 以找到電路錯誤。Calibre nmLVS-Recon 中的短路抽離模式無需對設計輸入或代工廠規則集進行更改，可僅執行 Calibre nmLVS 的短路抽離步驟，LVS 執行速度可提高多達 30 倍，讓設計人員能夠在一天內完成多次迭代驗證。

Calibre nmPlatform 工具套件在 EDA 業界獨樹一幟，其集成了各種主要的 IC 設計和版圖實現工具。這種無縫集成讓設計團隊能夠輕松地從其定制設計或布局布線 (P&R) 設計環境中對知識產權模塊 (IP)、功能模塊/宏模塊、全芯片層面運行 Calibre 工具。此外，Calibre 平臺還提供獨特的查看和調試功能，可加快各個設計階段的速度。

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